做数字电路设计时，逻辑门看着简单——与、或、非、异或，就那几个符号。可真上手画原理图、跑仿真、下板子，问题立马冒出来：明明逻辑对得上，上电后输出却乱跳；仿真波形干净利落，PCB一焊好就时序不稳；甚至同一份代码，在不同FPGA开发板上行为还不一样。
1. 亚稳态不是玄学，是物理现实
跨时钟域信号没打两拍？别怪综合工具没提醒你。比如按键消抖模块输出一个单周期脉冲，直接喂给另一个高频时钟域的计数器——结果就是计数器有时加1，有时加2，甚至锁死。这不是bug，是触发器在建立/保持时间被违反后进入亚稳态，靠的是“等它自己稳下来”，而这个“等”可能长达几十纳秒。实际板子上，示波器一测，CLK边沿附近数据线毛刺密得像杂草。
2. 组合逻辑环路：仿真不报错，硬件直接发烫
写Verilog时随手写了这么一段：
assign a = b & c;
assign b = a | d;仿真器能跑，因为它是事件驱动，按调度顺序“假装”执行。但真实电路里，这俩赋值构成正反馈环路，一旦初始电平稍有偏差，就会震荡或锁死在中间电压（比如1.8V），芯片局部发热、功耗飙升，用万用表测VCC电流能翻倍。排查时用逻辑分析仪根本抓不到信号——它压根没稳定过。
3. 未初始化寄存器：上电状态全凭运气
很多新手写状态机只定义了state_reg，却忘了加复位：
reg [2:0] state_reg;
always @(posedge clk) begin
state_reg <= next_state;
endFPGA配置完成后，寄存器初值是随机的。有的片子默认为0，有的是1，有的干脆随温度漂移。你测试时一切正常，换一块板子，上电第一拍就跳进非法状态，LED狂闪，串口吐垃圾。加上明确的同步复位，不是多此一举，是保命操作。
4. 扇出过大：走线再短也带不动
一个与门输出接了15个下级输入，看起来没超负载。但实际布线时，工具自动拉出一根长支线分叉15次，分布电容叠起来，上升沿肉眼可见变缓。示波器上看，原本5ns上升时间拖到20ns，下游触发器采样点刚好卡在斜坡中段——高电平识别失败。解决办法不是换驱动强的芯片，而是插入缓冲器（buffer）重驱，把一棵大树拆成几棵小树。
5. 忽略工艺角：仿真是理想国，硬件是泥地跑车
用典型（Typical）工艺角仿真通过，不代表SS（慢-慢）或FF（快-快）角也稳。尤其在高速路径上，SS角下延迟最大，可能让关键路径超时；FF角下竞争冒险更明显，原本不出现的毛刺全来了。某次调试SDRAM接口，读数据总在-40℃低温下出错，最后发现是地址线组合逻辑在SS角下延时超标，加一级流水才搞定。
逻辑门不是乐高积木，拼上就能动。每一条连线都有电容，每一个门都有延迟，每一次切换都在耗电散热。少一次时序约束，多一处未复位，差半度温度，都可能让设计从纸面掉进废品箱。动手前多看一眼器件手册的DC特性表，烧板子前先用逻辑分析仪抓三秒上电波形——这些动作不炫酷，但比重写十遍代码更省时间。